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台积电公布3nm晶体管密度达250MTR/mm2

Nightmareseal

8075分

41樓

Nightmareseal

個人積分：8075分

文章編號：78774817

William Wu 44 wrote:
https://buzzorange...(恕刪)

別忘了他之前怎麼為intel帶風向被踢爆手法:資料誤導
當一個人信用破產時,其任何文都可以質疑其資料完整性而不具備可信度

hwr

2226分

42樓

hwr

個人積分：2226分

文章編號：78776577

游戏脑力 wrote:
但是intel的7nm如果真的出來,是比台積電的5nm還要強50%的

強50%！？！？
你祖先託夢跟你講的嗎？
根據在哪裡？
有實機驗證嗎？

你嘴炮的根據是從哪裡來的？笑到噴淚

你哪裡看到實機跑分？

一大早就在做夢...
我真服了你了

那我也來嘴炮，
我拉的屎裡面有1nm結晶體，
通上0.5v電壓，
跑分比intel強了50倍跑分！
重點是我還沒能力吧那1nm的結晶體萃取出來，
所以只能按下馬桶沖水把它沖了！！笑到噴淚

還是“遊戲腦力”大大你有能力把它萃取出來，
那我就無條件提供給你我人工製造的結晶體

William Wu 44

218分

43樓

William Wu 44

個人積分：218分

文章編號：78780780

Nian Gao wrote:
...(恕刪)

我前面有打關於台積電的hp和hd cell,hp是拉開間距的設計，這樣電晶體在增大面積時會有較少干擾，所以可以比較高頻，但是會增加面積(功耗應該和閘極長度關係比較大，增加不會過於嚴重)
然後我好像記得雖然amd zen2的密度已經比arm的很多處理器密度低了，但是忘了哪裡看到amd當時為了降低成本(面積)，在zen2上選擇hd工藝後也影響了一點頻率，一部分是dennard定律有關的電磁干擾，一部分是積熱，所以在成本上，目前7nm應該是還不適合刻意增加間距

William Wu 44

218分

44樓

William Wu 44

個人積分：218分

文章編號：78781300

Nian Gao wrote:
...(恕刪)

https://zhuanlan.zhihu.com/p/108776192
翻到我很久以前看到的文章了，我講的相對有點疏漏，這裡面會比較詳細，反正目前的zen2、arm用的僅僅是利用tsmc7nm高性價比能耗比等特性，雖然想做到高ipc和高頻不是不行，但是安卓常用的a76a77是同時面向高階和中階的架構，s855就受成本所限只用了一個hp的a76，zen2連io die的製程成本都得省下來搶佔市場，當然也是用不了你所說的那種設計，或許能期待跟上5nm製程的後繼cpu或soc利用上，像是arm最近想弄的x1特大核心，就滿符合高成本高性能的定位

SKE520123

946分

45樓

SKE520123

個人積分：946分

文章編號：78788597

「幾奈米」製程，指的是積體電路電晶體柵極的寬度

游戏脑力 wrote:
随着5nm工艺进入规(恕刪)

暢歡的小智

6分

46樓

暢歡的小智

個人積分：6分

文章編號：81569605

連實驗等級IBM公布他們2nm都只有333了
你大英要破千密度怎麼來的?

LIKE-SEIKO

4867分

47樓

LIKE-SEIKO

個人積分：4867分

文章編號：81697868

游戏脑力 wrote:
說實話,這個晶體管密度只能說一般.
命名確實明顯灌水.
以intel 10nm 100MTR/mm2 作為標準.
按照intel 每代 2.2晶體管密度提高,
7nm 220MTR/mm2
5nm 460MTR/mm2
3nm 1050MTR/mm2
這是intel的標準.如果intel真的到3nm的話

而台積電這個命名灌水也太嚴重.
這個3nm 以intel的標準大概才6.5nm吧.