個人積分：887分
文章編號：78445751
個人積分：13511分
文章編號：78446379
昆. wrote:
幾奈米是指邏輯閘的閘極尺寸，雖然理論上他越小，密度越大，但他們沒有直接關係。
既然你要講密度，咱們就來說說密度吧
閘極尺寸正確來說是Gate pitch
但是現在都是FinFET
所以都不正確了
都只是宣稱
其實密度的第一個考量是曝光機的最小間距
我們稱為half pitch
這是由曝光機的能力所決定的
EUV可以只用單次曝光完成最小線距
193i只能用多重曝光
然後就是洞(contact/via)的問題
其實洞比線距難做
因為一個是1D 尺寸一個是2D尺寸
小洞填溝就很有問題
現在都用Co
這個牽涉到良率
其實EUV都是優先用在洞的pattern
GG與三星的mode都比Intel誇大一點
所以約略是7-->10
5-->7
------------------------------------------
如果是比良率
我是越來越看好GG
因為7nm的洞已經用EUV
GG能大量出貨
表示練功練得好
練得好就像打怪一樣要有經驗值
有量就可以練經驗值
GG的3nm還是用FinFET
但是曝光方法可能會更難
EUV的half pitch可能不足
可能要EUV的雙重曝光,還是要等到 ASML的新一代曝光機
我想以GG的考量一定是兩者都練功
一定不只一組人馬在練功
GG以前都是兩組人馬在輪流研發
只有小孩才在做選擇
GG全部都要...
健人就是腳勤
個人積分：3143分
文章編號：78447184
個人積分：336分
文章編號：78447549
個人積分：715分
文章編號：78451118
個人積分：13511分
文章編號：78451514
個人積分：13511分
文章編號：78455768
個人積分：505分
文章編號：78456017
個人積分：0分
文章編號：78456400
個人積分：1104分
文章編號：78456846
關閉廣告