2108年高通AP晶元代工訂單本交付於台積電,近日,消息稱,三星電子最終拿到該訂單,預計2019年底在自家的7納米EUV製程產線量產。





此次訂單中的晶元主要用於高通下一代旗艦處理器865,在三星電子還未建立7納米EUV製程產線時,台積電已經建立7納米製程產線,因此2018年高通驍龍選擇與台積電 合作。 如今,高通可能認為三星電子的7納米EUV製程產線更有競爭力。

有消息稱,即將到來的高通驍龍865處理器有著兩個版本,分為標準版和配備驍龍X55 5G基帶版。 目前三星電子和高通已經進入製程協商的收尾階段。

…………………………

有消息說三星低價搶單,價格僅是台積電六成
sutuberder wrote:
2108年高通AP晶...(恕刪)

如果三星做得良率很高
台積電早就不用混了XD
畢竟三星有國家在撐
DOC94066 wrote:
非韓國瑜不投 非韓不...(恕刪)


是這是發生什麼事了嗎?

sutuberder wrote:
2108年高通AP...(恕刪)

太離譜了
預測90年後
這反而讓台積電更不能斷然離開華為訂單
接下來大陸可能又一波聯發科出貨高峰
大量用聯發科芯片取代高通在大陸的中低階市場
間接打擊高通的同時也能餵飽台積電
投資人拋台積電買聯發科?
sutuberder wrote:
2108年高通AP晶...(恕刪)

不知道生產出來要賣給誰?大陸若出台不可信任名單,我看黨國文化的China公司應該不會買帳。明年開始可能聯發科要爆發了
king_james_13 wrote:
這反而讓台積電更不能斷然離開華為訂單
接下來大陸可能又一波聯發科出貨高峰
大量用聯發科芯片取代高通在大陸的中低階市場
間接打擊高通的同時也能餵飽台積電
投資人拋台積電買聯發科?



台積電現在接的是超微的大單唷


產能就這麼多,而且說實在也不會離不開華為

美商給的價錢都還不錯

請注意阿,台積電的代工尤其是先進製程

是fabless尤其高端的fabless,都搶著要的

是搶的,要排隊的


三星只能低價搶單,意味著什麼?

高通晶片給三星做可能質量沒有台積電那麼好

在iphone某代就發生過了

蘋果小王子 wrote:
台積電現在接的是超微的大單唷...(恕刪)


三星會接高通的單本來就是意料中的事

長久以來
三星一直是高通的大客戶
所以三星拿訂單來換代工
本來就是如此

但是
台積電率先量產7nm製程
而三星晚台積電一年量產
所以高通轉單S855也不會得罪三星
但三星號稱有能力接單了
高通就沒有藉口不給三星做了~

此外
台積電接到超微的大單
所以Intel的CPU產能不足
會考慮給三星代工,也不會給台積電

Intel的10nm製程在電晶體大小方面與台積電/三星的7nm製程差不多
但是Intel的產能不足
只能優先用在筆電
表示製程良率的高低關係到各家的競爭力
台積電就是有本事良率比其他廠高
表示台積電真的掌握到半導體製程的know how
這不是買機台買設備挖人就可以做到的
還關係到公司的文化等...
健人就是腳勤

sutuberder wrote:
2108年高通AP...(恕刪)


https://www.digitimes.com.tw/col/article.asp?id=1044&cf=AI4

3nm的競爭—三星的多橋通道場效電晶體(MBCFET)

產業觀察預計三星的3nm會在2021量產,稍早於競爭者。三星電子
三星在5月剛開過的代工論壇中宣佈了3nm的工藝,從原來的鰭式場效電晶體(FinFET)改為多橋通道場效電晶體(Multi-Bridge-Channel FET;MBCFET)。這是閘極全環場效電晶體(Gate-All-Around FET;GAAFET)的一種,不是新創舉,但是現在元件物理嚴苛的要求讓其實施的必要性成熟了。
製程微縮,電晶體中的通道跟著微縮變短了,通道兩端的源極和汲極在即使電晶體處於關的狀態也會有漏電流及其伴隨的熱耗散,這叫做短通道效應。改善的辦法之一是改變電晶體的結構,儘量增加閘極和通道的接觸區域-中間當然隔著介電質。
首先實施的是FinFET,從現在一般實施的製程來看,閘極只圍繞著通道的三面,對襯底的那邊網開一面。從整體的結構來看,製程由於閘極的長相由平面變成三維的。而命名為鰭式FET主要是因為閘極覆蓋的通道與延伸出至源極與汲極的連接整個形狀像極魚鰭。
到了5nm以下,由於靜電效應,FinFET又不靈了,與FinFET概念類似的GAAFET(Gate-All-Around FET)開始被考慮—至少三星是這麼認為的。GAAFET基本上用閘極與介電質將通道包的密實,更大幅度的降低短通道效應。它實施的方法大致分為兩類:nanowire通道和nanosheet通道。前者像一根同軸纜線由裏至外為通道、介電質和閘極。Nanowire雖然在低功率表現不俗,卻很難製造,所以目前不是首選。
Nanosheet的想法其實出現甚早,早在FinFET概念出現的2000年左右便也問世,2003第一篇有詳細製程的論文已出現,由三星目前半導體事業負責人金奇南(Kinam Kim)等人著所。有趣的是,其製程與3D NAND有幾分相似,但想來也合理。一是那是3D NAND概念剛進入產業的年代,二是Nanosheet用於MBCFET內的形狀是上下堆疊,因此無可避免的需要用到3D製程。
MBCFET從側面看閘極之下有多層的nanosheet,各覆以介電質,其功用就是傳統的通道。Nanosheet左右各是源極和汲極。由於有多層的nanosheet橋接源極和汲極,所以命名為MBCFET。由於有多層的nanosheet垂直堆疊,其製程最開始是在絕緣層上沈積一層SiG、一層Si,重複幾次再蝕刻、外延出所要的結構。這與3D NAND的起始製程是一層SiO2、一層Si頗為類似。
這樣做有什麼好處呢?由於有多層通道,它可以驅動較大電流,開關速度也較快。三星拿它第一代的3nm製程與其7nm製程相較,操作電壓自0.75V降到0.7V,效能增長1.35倍,面積縮小0.65倍,而惱人的短通道效應自然是控制在可接受的範圍內。是不是真這樣,拭目以待囉!
產業觀察預計三星的3nm會在2021量產,稍早於競爭者,對於競爭對手,這自然是警訊。有兩點值得注意,一是2003年的那篇文章是三星和成均館大學的合作成果結果,以前好像沒有見過台灣的公司將如此核心的研究計劃以產學合作的方式來共同硏發,對於公司外的優秀心智是可惜了。另外,MBCFET的製程技術我想有幾分靈感是來自於3D NAND,對於探索未來的方向,專一未必占優勢!

kknews.cc/zh-tw/digital/yvkrmrg.html


怎麼不用2nm做目前的855 865

Adreno 640 效能夠了 2nm能省電
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