longyeekimo wrote:
這個動作在algorithm佔用時間的比例超高. 即使使用了Mapping table也是如此.
如果讓Physic block address等於Logic block address的話(也就是固定關係), 那所有速度至少要除2以上.
(恕刪)
這是指block-level FTL嗎? 如果用page-level FTL會不會加速?..
另外這個mapping table是不是也是要一起進去flash wearleveling, 這樣不是很傷flash嗎?
(我為了維持wearleveling多了這個mapping table,結果一直動這個mappling table創造了更多寫flash的機會...)