哈哈
我要舉手發問:
一、
就樓主大大的教學文能理解到
時序不是和時脈席席相關嗎?
時脈越高,不就時序就會越低嗎?
有那種時脈高但時序也高的嗎?
二、
樓主大大舉的例!二條不同時脈的記憶體,
高時脈雖然CL值高,但卻不會比較低時脈CL值低的速度慢
這樣一來就更混亂了!
所以挑選記憶體!
時脈還是越高越好沒錯吧
那四個值!是不是只要比CL就好了!
大大有提到 :
CL值比較大,但換算到時間後才是真正的延遲時間差。
請問是怎麼換算的呀!文章中好像只有提到如何換算時序和頻寬
"時序的單位是時間,也就是「時脈週期」"(Clock Cycle)
"但這並不是說時脈就不重要,因為時序的單位是時脈週期,而不是時間""
這兩段話也讓我頭很爆炸!
很抱歉!我混亂了!
nickok wrote:
越撤底的了解就變的越...(恕刪)
我認為你把周期和時序搞混了....
9-9-9-27←這是時序(沒有單位)
1333MHz←這是時脈(赫茲)
0.75 ns←這是周期(秒)
先把頻率換算成周期
以DDR3 1333 9-9-9-27及DDR2 800 6-6-6-18 為例
1333的周期為1000/1333大約為0.75 ns(奈秒)
CL值為9 clock即為9個週期
實際延遲時間=周期*CL值 為0.75*9=6.75 ns
而800周期為1000/800=1.25 ns
CL值為6即為6個週期
實際延遲時間1.25*6=7.5 ns
所以DDR3 1333 9-9-9-27的反應會比DDR2 800 6-6-6-18來的好
nickok wrote:
請問是怎麼換算的呀!文章中好像只有提到如何換算時序和頻寬
你應該先了解一個基本觀念...
基本上處理器執行任何動作..或是要透過資料匯流排介面存取資料..
由於考慮到計算結果及資料的正確性...所以.必須透過一個信號來同步之間所有的動作
而這個信號的週期通常是受限於處理器內部結構延遲最長的管線..
也就是說假設處理器內某段管線處理一筆運算的延遲需要1ns.那原則上.處理器信號產生的頻率便不能高於1G(因為如果高於1G..信號周期就會短於1ns.而導致那段管線發生運算錯誤....這個同步信號產生的頻率也就是所謂的工作時脈..而時脈的倒數.也就是時脈週期(clock)
而記憶體的時序延遲.基本上是用來計算存取週期而非存取時間(這是重點).時序延遲是因為記憶體本身的電子元件的設計及特性而產生的.而時序制定.也有一定的測試程序{基本上CAS延遲乘以時脈速度(tCLK)必須大於或等於tCAC(或寫作CL x tCLK >= tCAC)至於為什麼..有時間再介紹}總之..也就是說..時序*時脈週期(clock)才是記憶體的真實延遲時間..所以..看記憶體效能不能只比較時脈或是只看時序..
不過.以這兩者而言..時序由於值較小的效果..其變動影響的效果會大於提升時脈
事實上..以當初ddr400 CL=2的記憶體效能事實上都比市面上大部分的DDR3 1333來的優異..(_不過當然也必須說之前的記憶體耗電多了)
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