https://www.bnext.com.tw/article/62721/ibm-unveils-worlds-first-2-nanometer-chip-technology
https://www.anandtech.com/show/16656/ibm-creates-first-2nm-chip
IBM宣布成功試產旗下2nm製程晶片,實現在150平方公厘(mm²)面積晶圓中放置500億組電晶體,換算之下每平方公厘約有3.3億組電晶體。
相比台積電及三星目前廣泛使用的7nm製程,大約在每平方公厘面積放置9,000萬組電晶體,同時台積電的5nm FinFET製程約可在相同面積放置1.7億組電晶體,而三星的則可放置5nm LPE製程則約可放置1.3億組,顯然IBM此次順利試產的2nm製程幾乎有翻倍成長。
另外,相比在7nm製程下製程驅動相同電晶體數量所需電力,在2nm製程僅需以25%電力即可運作,相當於效能提升75%!意味將可讓更多運算設備更為省電,或是能以相同電力對應更高運算效能。
若以電力損耗程度計算的話,相比7nm製程設計,在2nm製程情況下約可節省45%電力損耗,意味運算設備可以更不用擔心電力損耗過快問題,甚至用於智慧型手機產品的話,更可讓電力延長至4天左右。
IBM強調推進2nm製程技術預期可帶動更大規模運算,其中更包含可大幅推進目前在量子力學運算應用,另外也能帶動諸如自動駕駛、5G或日後的6G網路應用,甚至也能加速人工智慧應用成長。
不過從IBM在2015年便宣布旗下7nm製程順利試產,但直到2020年8月才正式推出第一款7nm製程商用晶片產品,因此這次宣布成功試產2nm製程晶片,實際進入量產階段可能還會需要一些時間等待。
而從目前各廠製程技術開始有不同設計分歧來看,例如台積電目前依然偏重藉由FinFET技術讓電晶體以立體形式堆疊,而不像三星採進階光照技術,讓電晶體能以更細微形式成形,而這樣的作法差異也造成兩邊製程技術對應電晶體分布密度不同,進而反應在運算效能表現差異。
目前在製程推進競爭中,台積電與三星都已經進入5nm製程階段,而接下來也將陸續推進4nm及3nm,以及2nm製程,而Intel方面則表示接下來也會從現有10nm製程推進7nm階段,其中因為Intel在製程規格定義上的電晶體密度,相較台積電及三星的定義更高,因此Intel的7nm製程約會介於台積電的5nm至4nm之間,但目前至少要等到2023年才會正式投產。
85683213 wrote:
台積電我看是慌了,做了一堆過度節點
7nm, 5nm, 3nm 變成
7nm, 7nm+, 6nm, 5nm, 5nm+, 4nm, 3nm, 3nm+
每個節點幾乎就一家下單,效率奇低
不知道是怎麼了
先進製程 delay?customization 做太多?
7nm, 7nm+, 6nm
5nm, 5nm+. 4nm
3nm, 3nm+
這些實際上還是只有7.5.3這三個主要節點
其他的都是由該所屬製程的改良或特化版本,沒客戶需求也不會特意生出這些分支出來
至於IBM就實驗室樣品放個公告,然後看誰要找他合作買授權跟投入量產(要等到了這個階段才有辦法大批量驗證跟探索良率及各種工序調整),反正大概就IBM聯盟那幾家會考慮
而且實際量產依然要看設備是否達到這個製程所需能力
INTEL.三星.TSMC或其他任何廠都一樣在大約超過200MTr/mm2以後的製程需要更下一代的曝光機支援,等於這兩年根本沒有任何廠商真的能實現量產(沒適合的曝光機)
關閉廣告